<转载>怎么看懂和编写makefile

转自:https://lucky521.github.io/blog/design/2015/10/01/makefile.html

Makefile脚本在大型软件中不可或缺，它用来将一个个源代码文件组织起来编译，再将一个个编译好的模块组织起来互相依赖。各种平台下都是有makefile，这里针对的是linux下GNU的makefile语法。由于用到makefile的软件有时非常庞大，所以makefile看起来有时候会多到吓人。而它本身的语法其实是比较简单的。

Makefile最基本的组成

target: dependencies
[tab] system command

• target可以是object文件，也可以是可执行文件，也可以是target关键字。可以一次写多个文件作为同一批次的target。
• dependencies有的是源文件，有的是链接文件，如果没有的话可以不写；想要编target必须先准备好dependencies。
• clean是一个特殊的target，一般要做的是rm清理工作；
• make命令在执行的时候会比较target文件和dependencies文件的修改日期，如果存在更新的dependencies文件，那么对应的system command就会执行，否则的话就不执行，还使用已存在target文件。
• system command 必须要以tab来对齐， 一般会是gcc/g++的编译命令；
• 细化到模块一般会有若干个分支target，形成层级的target依赖关系。

Makefile被make运行

$ man make 你会看到make命令是如何使用的。make命令在运行的时候会去寻找当前目录下的makefile文件。

• -f filename可以指定makefile文件。
• -C filepath可以指定makefile的所在位置。
• 如果我只属于make，那么第一个target就是总的target。
• 如果我输入了make some_target，那么就会去找我声明的target；
• 假如我输入的是make clean，虽然clean并不是一个要编译的文件，但make直到这也是一个target。
• 如果程序最终的产出是多个文件，可以使用all作为第一个target，它的dependencies作为程序最终的产出文件。

确定了总的target，make就会为了这个目标而不断寻找，不断编译中间文件，直到能把总的target实现为止或者发现无法实现。

.PHONY目标的妙用

经常被用来作为伪目标。它的使用目的是这样的：因为当类似clean这样的target关键字作为target并且没有依赖文件时，假如目录下有一个文件也叫clean时，make clean命令则会以为我想编clean这个目标文件，恰好clean文件又不会比依赖文件更旧，所以下面的system command就不会被执行。现在我们用.PHONY作为target，clean作为依赖。这就是告诉make，clean它是一个target，而不是一个普通的文件。

.PHONY: clean
clean:
    rm -rf *.o

约定俗成的隐性规则

为了使得makefile的内容尽量少一些废话，GNU为makefile加入了一些约定的规则。

• 如果target文件的名称是aa.o，那么make会主动的把同名的源代码文件（如aa.c,aa.cpp）加入到依赖中去。
• 名称的通配规则，用%通配任意的非空字符串，这样就能把所有.c文件编译成同名的.o文件，命令中的$<和$@叫做自动变量。

如下:

%.o : %.c
    $(CC) -c $(CFLAGS) $(CPPFLAGS) $< -o $@

多个makefile文件之间的引用关系

如果makefile中引入其他makefile，那么这一场搜寻就会变得更大范围，make会读完所有的makefile之后再进行推导。

include another.mk
include foo *.mk $(bar)

Makefile中的变量

无处不在的变量使得makefile很灵活，变量在定义或被赋值时不加$()，在使用其值时要加$()。

• 常用CC来代替具体的编译器，比如CC=g++；
• 常用CFLAGS来代替C语言编译选项，比如CFLAGS=-c -Wall；还会指定头文件include路径，比如CFLAGS+=-I/usr/include
• 常用LDFLAGS来指定库文件lib路径，比如LDFLAGS+=-L/usr/lib；
• 常用LDLIBS来指定要链接的库名称，比如LDLIBS+=-llibname。

那么，在编译命令的时候，就会是这样

$(CC) $(CFLAGS) $(LDFLAGS) $(LDLIBS) main.cpp

Makefile中的自动变量

当我们使用通配方法来写target和dependencies的时候，用上自动变量会更简单一些，也会让编译更顺畅。

• $@ ： target文件名
• $< ： 第一个dependencies文件
• $? ： 所有比target文件更新的dependencies文件
• $^ ： 所有的dependencies文件，不管文件修改时间如何。

特殊的命令字

如果要在makefile中使用下面这些系统命令，需要使用makefile规定的替代变量名。

ar bison cc flex install ld ldconfig lex
make makeinfo ranlib texi2dvi yacc

使用下面这些变量

$(AR) $(BISON) $(CC) $(FLEX) $(INSTALL) $(LD) $(LDCONFIG) $(LEX)
$(MAKE) $(MAKEINFO) $(RANLIB) $(TEXI2DVI) $(YACC)

Makefile中的条件选择语句

条件语句的基本结构一般由ifeq, else, endif三个关键字组成。

libs_for_gcc = -lgnu
normal_libs =

ifeq ($(CC),gcc)
    libs=$(libs_for_gcc)
else
    libs=$(normal_libs)
endif
foo: $(objects)
ifeq ($(CC),gcc)
        $(CC) -o foo $(objects) $(libs_for_gcc)
else
        $(CC) -o foo $(objects) $(normal_libs)
endif

上面就要看变量CC的值是不是gcc了。可以看出条件语句可以用在变量的赋值，也可以用在对目标的命令上。

参考资料

make官方文档

隐式规则 Implicit-Rules

隐式变量 implicit variables

自动变量 Automatic-Variables